High Performance Modified RISC CPU:
Modified Harvard architecture
C compiler optimized instruction set architecture
with flexible addressing modes
84 base instructions
24-bit wide instructions, 16-bit wide data path
48 Kbytes on-chip Flash program space
(16K Instruction words)
2 Kbytes of on-chip data RAM
1 Kbytes of non-volatile data EEPROM
Up to 30 MIPs operation:
- DC to 40 MHz external clock input
- 4 MHz-10 MHz oscillator input with
PLL active (4x, 8x, 16x)
30 interrupt sources
- 3 external interrupt sources
- 8 user selectable priority levels for each
interrupt source
- 4 processor trap sources
16 x 16-bit working register array

高性能改性的RISC CPU：
改進(jìn)的哈佛架構(gòu)
C編譯器優(yōu)化的指令集架構(gòu)
與靈活的尋址模式
84條基本指令
24位寬指令，16位超寬數(shù)據(jù)通道
48KB片上閃存程序空間
（16K指令字）
2 KB的片上數(shù)據(jù)RAM
1個(gè)字節(jié)的非易失性數(shù)據(jù)EEPROM
高達(dá)30 MIPS的操作：
- DC至40 MHz外部時(shí)鐘輸入
- 4MHz至10MHz振蕩器輸入
PLL活躍（4X，8X，16X）
30個(gè)中斷源
- 3個(gè)外部中斷源
- 8個(gè)用戶可選擇的優(yōu)先級(jí)為每個(gè)
中斷源
- 4個(gè)處理器陷阱源
16x 16位工作寄存器陣列

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